深度解析：一套完整可投产的 3U PXIe 嵌入式控制器设计与实现

本文以一套实际完成的 PXIe 控制器工程设计资料（原理图/PCB、FPGA Verilog 源码、BOM、加工工艺文件、设计文档）为基础，完整解析其技术架构与功能实现。所有数据均出自项目文件本身，可逐一溯源。

一、项目概述

PXI（PCI eXtensions for Instrumentation）是以 PCI Express 为骨干的模块化仪器平台，广泛用于自动化测试与测控系统集成。一套 PXIe 系统里，机箱的系统槽必须插一块"控制器"，它是整台测试仪器的"大脑"——运行操作系统与测试软件，同时通过 PCIe 交换把计算资源分配给背板上的各个仪器模块。

本项目要解决的问题，就是自主设计一块 3U PXIe/CompactPCIe 标准系统槽控制器。根据设计文档，其核心规格如下：

维度指标
处理器Intel® Core™ i7-6822EQ 2.0GHz（第 6 代 Skylake-H，四核，嵌入式长生命周期型号）
内存双通道 DDR4 SO-DIMM，最高 32GB（默认 8GB）
PXIe 链路x4 Gen2，四路配置 x4/x4/x4/x4，最大吞吐 8GB/s
存储1TB SATA 机械硬盘 + 256GB PCIe 3.0 x4 NVMe 固态
显示2×DP（4096×2304@60Hz）+ 1×VGA（1920×1200@60Hz）
外设4×USB3.0、2×USB2.0、2×千兆网、1×RS-232、1×SMB 触发 I/O
机械/环境3U 3 槽（1 系统槽 + 2 扩展槽），<1kg，工作 0~60℃，湿度 5%~95% 非冷凝

设计文档将应用定位为"工业自动化控制、军用计算机领域"，这一背景决定了整套选型逻辑——工业级器件、长生命周期 CPU、模块化架构。

系统架构如下图（项目原始框图）：

从框图可读出整体设计思路：COMe 计算模块提供 CPU/内存/显示/USB/网络等计算资源；Mobile Intel 100 Series 芯片组引出 PCIe 通道，经 PCIe Switch 切分成"第 2 代 PCIe、4 Links x4"接到 PXI Express 连接器；触发总线控制器（FPGA）负责 PXI 特有的触发/星形同步功能。"计算模块 + 载板 + PCIe Switch"是这类控制器最主流的工程路线——复用成熟 COM Express 模块的 BIOS、驱动和散热设计，把自主开发量集中在载板上，兼顾可靠性与研发周期。

二、系统架构拆解：一块板子上的五个子系统

从原理图 BOM（sch1_bom.xlsx，2021 年 2 月版本）可以精确还原硬件实现。主控板（PCB1，12 层）上的核心器件构成五个子系统。

2.1 计算子系统：COM Express 模块化方案

外购件采购表明确列出核心选型：

部件型号厂家
CPU 模块GBC-TS170- i7-6822EQ-8G-CS康佳特（conga）
固态硬盘致钛 PC005 Active-256G致钛
SATA 硬盘WD10SPZX SATA 1T西部数据

这是 Type 6 COM Express 结构：COMe 模块通过板对板连接器（BOM 中 J5：401-55101-51，B2B 440pin）把 PCIe、DP、USB、SATA、显示、千兆网等信号全部引到底板。双 SO-DIMM 内存插槽直接布置在载板上（框图中"SO-DIMM DDR4 内存插座 x2"）。

选型逻辑：i7-6822EQ 是 Intel 专为嵌入式市场打造的 SKU，具有 7~10 年的供货生命周期承诺，这对工业/军工设备至关重要——消费级 CPU 往往一年多就停产。EQ 后缀（嵌入式）而非消费级 HQ，正是看中长生命周期。

2.2 PCIe Switch 子系统：PEX8718 的枢纽角色

主控板 BOM 中 U18 为 PEX8718-AB80BI G（Broadcom/PLX PEX8718，工业级封装）。PEX8718 是 18-lane / 8-port 的 PCIe Switch（支持 Gen1/2/3），承担把 COMe 模块引出的 PCIe 通道切分给 PXIe 背板的任务。

设计文档描述的 PXIe 链路配置为"四路配置：x4 x4 x4 x4"，即把上行带宽切分为 4 条 x4 下行链路，接到 PXI Express 连接器（BOM 中 J1：ERNI 214443 PXI_EHM 系统槽连接器，J2/J3：ERNI 973028 PXIe_ADF 连接器）。这正是 PXIe 系统槽的典型用法：系统槽控制器为每个仪器槽分配 x4 Gen2 链路。

值得注意的一个现象：项目压缩包内附带了完整的 PLX PEX8624（24-Lane 6-Port Gen2 Switch） 全套资料——Data Book、Hardware Reference Manual、硬件设计 Checklist、RDK Gerber、互操作性测试报告、错误注入白皮书等 14 份文档；采购表中也出现了 PEX8624-BB50BCF。这表明设计阶段对照过 PEX8624（Gen2，24 lane）方案并保留了 RDK 资料作参考，而最终 BOM 收敛到了 lane 数更精简、支持 Gen3 的 PEX8718——既满足当前 x4 拆分，又为后续带宽升级留出空间。这类"文档先行、按需收敛"的选型过程在商业项目里非常典型。

2.3 FPGA 管理子系统：Spartan-6 看护全局

U21 为 XC6SLX16-2FTG256I（Xilinx Spartan-6，工业级）。它不做信号处理，而是充当整个模块的"总管家"，从 Verilog 顶层 top.v 的端口定义可以精确读出它的职责：

module top(
    input         iSys_clk,             // 时钟
    input         iPex_inta_n,          // PCIe Switch 中断
    input         iPex_fatal_eer_n,     // PCIe Switch 致命错误
    input  [4:0]  iPort_good,           // 5 路链路状态
    input         iTrigger_smb,         // 前面板 SMB 触发输入
    inout  [7:0]  ioTrigger_back,       // 背板 8 路 Trigger 总线
    output        oPerst_c_n,           // 载板复位
    output        oPerst_gbe_n,         // 网卡复位
    output [4:0]  oProt_led,            // 5 路链路 LED
    output        oStrap_port_cfg0/1,   // Switch 端口配置 strap
    output        oPex_perst_n,         // Switch 复位
    input         iCb_reset_n,          // COMe 模块复位
    output        oWake0_n,             // COMe PCIe 唤醒
    output        oWake_nvme, oM_perst, // NVMe 唤醒/复位
    output        oFatal_err_led,       // 致命错误 LED
    output        oPex_inta_led,        // 中断 LED
    output        oLed                  // 心跳灯
);

FPGA 承担四类任务，将在第四节展开：复位时序、健康监控、触发路由、温控闭环。资源占用报告（top_map.mrp，2021-09-28 编译）显示仅用了 61/2278 个 Slice（2%）、200 个 LUT、76 个寄存器——"小而正确"的管理逻辑，说明设计者刻意把 FPGA 用作胶合逻辑而非功能主体，降低了验证成本。

2.4 网络子系统：双千兆的双路策略

两路千兆网走"芯片组原生 + 独立网卡芯片"组合：

  • i219-LM：Intel 100 系芯片组原生 PHY，经 COMe 模块引出；
  • i210（WGI210ITSLJXS，U4，QFN64）：独立 PCIe 网卡芯片，通过 SPI Flash（U5：SST25VF040B）存放固件。

项目源码提供了 i210 固件烧写工具链：Eeupdate.exe 配合 D.bat（Eeupdate.exe /ALL /D COPNM4M.BIN，刷新固件）和 MAC.bat（Eeupdate.exe /ALL /A EELOG.DAT，烧写 MAC 地址），并附 Win7 x86/x64 驱动。这说明项目以 Windows 为目标环境，且生产流程含网卡固件/MAC 烧录工序——这类"最后一公里"工具往往比原理图更花时间。

双网口的工程意义：PXIe 控制器常部署为"控制器 + 远程机箱"的分布式架构，一个网口连上位局域网（控制面），另一个直连被控设备或下一级机箱（数据面），实现控制面/数据面物理隔离。i210 还支持 IEEE 1588 精确时间协议，为时间同步扩展预留硬件基础（此为器件公开特性，项目未明确使用，特此注明）。

2.5 电源子系统：三级降压结构

主控板 BOM 中的电源芯片勾勒出完整供电树：

  • U8 TPS53219（TI 同步降压控制器）+ U7 CSD87350Q5D（TI NexFET 功率级）+ L1 IHLP5050 0.47µH——大电流主电源（COMe Type 6 的 12V 主电链路）；
  • U9 TPS54332（3.5A 降压）+ L2 IHLP3232 3.3µH——次级电源；
  • U6 TPS73233（250mA LDO）——3.3V 低噪声轨（给 FPGA Bank、时钟芯片）；
  • U20 MAX8556（Maxim LDO）——模拟/敏感电源；
  • U22 CAT811（电源监测复位芯片）——FPGA 上电复位保障；
  • U3/U13/U14 TPS2024（USB 电源开关）×3——USB 端口限流保护；
  • TAJE337M016（330µF/16V）×10、TAJE476K035（47µF/35V）×11 钽电容——12V 供电轨瞬态波动的储能缓冲。

30 余种共 400+ 颗被动元件全部标注工业级温度等级（-55~125℃），与"工业/军用"定位一致。

三、双板堆叠结构：12 层主控板 + 6 层前面板

项目采用双 PCB 通过连接器堆叠、无软线的结构（说明.txt 原文：“PCB1 和 PCB2 是连接器连接的，没有软线”）：

PCB1 主控板PCB2 前面板/IO 板
层数12 层6 层
板厚1.6mm FR41.6mm FR4
工艺沉金（ENIG）沉金（ENIG）
连接FTE-125-01-G-DV-ES-A（50pin 板对板）×2CLE-125-01-G-DV-A ×2
内容COMe、Switch、FPGA、网口、电源DB9 串口、RJ45×2、拨码开关、双色 LED

PCB1 的 12 层叠层（见上图，TU-872 中 Tg 材料）采用典型"信号-地-信号"交替结构，L1~L12 为 0.5oz/1oz 铜厚，PP 用 3313/1080 半固化片组合精确控制介质厚度。阻抗控制表（见下图）显示 PCB1 同时管理了 50Ω 单端和 90/100Ω 差分阻抗——这是 PCIe 差分对、USB 3.0、DP 高速串行链路的刚需：

为什么前面板要单独一块 6 层板？ 3U PXIe 模块前面板要开 RJ45、DP、USB、DB9、SMB 等孔位，若把高速连接器直接焊在主板上，面板开孔公差与焊接应力会互相牵制；分离后，前面板只走低速信号（网口差分 100Ω、USB2.0、RS-232），6 层足够，且面板可按"前面板.dwg"图纸独立开孔加工（说明.txt：“购买型材开孔即可”）。这是把"高速区"和"结构区"解耦的标准做法。

四、FPGA 设计深度：一份值得逐行读的 Verilog

这个项目的 FPGA 代码（ISE 14.7 工程，Spartan-6）规模不大，但工程化程度高，值得展开两处。

4.1 完整自制 I²C Master：一个教科书级的状态机

i2c_drive.v 实现了完整的 I²C 主机控制器，用三段式状态机覆盖 18 个状态：

IDLE → START0 → WRSADDR0(写从机地址) → ACK0 → WRRADDR(写寄存器地址)
     → ACK1 → { WRDATA→ACK2→WRDATA1→ACK4（双字节写）
              | START1→WRSADDR1→ACK3→RDDATA→NOACK→RDDATA1→NOACK1（复合读）}
     → STOP → IDLE

几个细节体现设计功底：

  • 时序相位对齐：不直接数时钟，而是用 scl_lc（SCL 低电平中心）作数据翻转点、scl_hc（SCL 高电平中心）作采样点，这是 I²C 规范建议的标准做法，对毛刺容忍度最好；
  • SDA 方向控制：oSda_dir 明确区分主机驱动/释放三态，ACK 阶段一律释放总线（oSda_dir <= 1'b0）；
  • 复合（Repeated Start）读时序：读 16 位转换结果时走 START1 重新发地址，严格符合 I²C 复合格式；
  • busy 握手：上层 read_temperature.v 通过轮询 IIC_busy 下降沿（IIC_busy_pos_edg）推进状态机，实现清晰跨模块握手。

配套 testbench（read_temperature_tb.v、ax_pwm_tb.v）和 ISIM 仿真结果也保留在工程里，说明代码经过仿真验证而非"直接上板赌运气"。

4.2 温控与监控通路：ADT7410 + 多通道电压采集

Temperature_ctr.v 驱动 ADT7410（ADI 16 位 I²C 温度传感器），代码注释保留了器件手册关键参数：“One LSB of the ADC corresponds to 0.0625℃ in 13-bit mode”。状态机按"配置→等待→周期读取（约 0.8s 间隔，20050000 拍@25MHz）"循环，读取温度高 8 位供风扇控制。

read_temperature.v 则轮询 3 路模拟电压（Ch_num 在 4/5/6 间循环），配置量程 ±4.096V，读回 16 位结果做算术右移 3 位（>>>3，即 /8，对应 12 位有效位对齐），分别存入 oVoltage_ain0/1/2。这类多路电压监控通常用于监测 12V 主电、5V、3.3V 等关键电源轨健康。

结合 Fan_ctr.v（双路 PWM）和 duty_temp_ctr.v（温度-占空比转换），完整散热闭环是：ADT7410 采温 → duty_temp_ctr 计算占空比 → Fan_ctr 输出双路 PWM 调速风扇。0~60℃ 工作温度承诺，由这条闭环支撑。

4.3 时钟与约束：两个电源域的清晰划分

UCF 约束文件把 FPGA 引脚划分为两组电平域：

  • LVCMOS33 域：时钟（40MHz 输入）、LED、COMe 复位、触发信号；
  • LVCMOS18 域：与 PCIe Switch 直连的 port_good、strap、perst、inta/fatal——因为 PEX8718 管理引脚是 1.8V 电平。

FPGA 到 Switch 的 strap 引脚（oStrap_port_cfg0/1）在上电时锁存 Switch 端口拆分模式，正是"x4 x4 x4 x4"配置的硬件入口。芯片组的 40MHz 时钟由专用晶振（U11：XO75）和 PCIe 时钟缓冲器（U2：9DBL0841，Renesas 8 输出零延迟缓冲）分发给各 PCIe 设备。

五、工程化细节：看不见的功夫

5.1 生产工序文件一应俱全

  • pcb1/pcb2 加工说明.docx：板厚、板材、层数、沉金、叠层图、阻抗要求，可直接下发板厂；
  • 控制器PCB加工说明.zip：工艺文件副本；
  • 前面板.dwg：面板结构图，按图购买型材开孔；
  • sch1_CAM.zip / sch2_CAM.zip：Gerber 制造文件（说明.txt 提示"里面有项目型号，最好重新生成一下"——连生产移交注意事项都写好了）；
  • 外购件采购表.xlsx：按"单机用量 × 套数 + 5% 备份量"自动核算采购数量。

5.2 标准件外购策略

说明.txt 明确：“纽扣电池 & SATA 硬盘 & NVMe 硬盘需要另行购买，BOM 没有覆盖，都是标准的，京东上买就可以”。纽扣电池用于 COMe 模块 RTC；硬盘选型见采购表（致钛 PC005 NVMe + 西数 WD10SPZX 1TB）。自制核心板、外购标准件，把不可控风险降到最低。

5.3 细节控的证据

  • sch2 前面板板的采购说明里，贴了一张淘宝双色 LED（左负右正、3mm 双孔、上翠绿下黄）的截图，并命名了整个 PNG 文件——量产前把每颗灯珠的极性和安装方向都固化到采购文档；
  • 网口变压器（X2/X3：JFM38U1M-B308-4H）与 RJ45 一体化，带速度/链接/状态 LED（设计文档 4.2.6 节）；
  • RS-232 用 MAX213 收发器 + CP2102（USB 转串口，U15）双通道，前者提供标准 DB9（引脚定义 DCD/RXD/TXD/DTR/GND/DSR/RTS/CTS/RI 齐全），后者供调试维护；
  • ESD 防护：RCLAMP0524P、RCLAMP0504F 等 TVS 阵列布满 USB/网口/触发等所有对外接口。

六、技术复盘：这套设计的得与失

得：

  1. 架构路线正确。COMe 模块 + 载板 + PCIe Switch 是业界验证过的路线，规避了 x86 整板设计最大的风险（BIOS、内存训练、散热），把自主开发量集中在 Switch 拓扑、FPGA 管理和结构工艺上。
  2. FPGA 用在刀刃上。2% 资源占用做纯管理逻辑，复位时序、链路监控、触发路由、温控闭环各司其职，代码有仿真、有量产固件（.mcs/.cfi，20210928 版本）。
  3. 文档完整度达到移交标准。从 BOM（含替代料，如 W25Q16BVSNIG 标注"可用 W25Q16JVSNIQ 替代"）到 Gerber、叠层、阻抗、采购表、工序说明，一条龙闭环。

失/待改进（同样基于文件事实）：

  1. 设计文档（“最大系统带宽支持 16 GB/s”、“8GB/s 吞吐”）与器件代际存在演进痕迹：文档按 Gen2 Switch（PEX8624）撰写，而最终 BOM 采用支持 Gen3 的 PEX8718，文档未随版本收敛更新，移交时易造成理解歧义。
  2. FPGA 顶层代码中 oWake0_n、ioStrap_port_cfg1 等信号处理是占位式的（高阻/固定值），时钟注释（25MHz）与约束文件（40MHz）不一致，代码整洁度有打磨空间。
  3. Chipscope 调试逻辑（icon/ila/vio）整段被注释保留——调试手段完备，但说明 2021 年版本后未再持续迭代。

这些"不完美"恰恰是真实工程的样子。

七、应用场景

按设计文档定义，该控制器"可广泛应用于工业自动化控制，军用计算机领域"。结合其技术特征：

  • 自动化测试系统集成：作为 PXIe 机箱系统槽控制器，以 x4 Gen2 链路带动多槽仪器模块，NVMe 256G + SATA 1T 双存储满足测试数据本地回存；
  • 多屏测控台：2×DP + 1×VGA 三显示输出，适合多屏监控台位；
  • 现场总线接入：2×USB2.0 天然适配大量 USB 接口台式仪器（文档原文），USB3.0 接高速外设，RS-232 接传统设备；
  • 多仪器同步：SMB 触发输入经 FPGA 广播到 8 路背板触发总线，支持多通道采集对齐。

附：本文依据的资料清单

资料内容
设计文档/控制器.docx产品概述、性能特性、完整规格、接口定义（DP/USB/网口/串口/触发/LED）
sch1_bom.xlsx主控板 12 层板完整 BOM（400+ 器件，工业级）
sch2_bom.xlsx前面板 6 层板 BOM
sch&pcb/schpcb1.zip、schpcb2.zipOrCAD 原理图 + Allegro PCB（pcb1.brd/pcb2.brd）
source/fpga/demo.zipSpartan-6 完整 ISE 工程：Verilog 源码、testbench、UCF、编译报告、量产固件
source/固件/i210.zipi210 网卡固件烧写工具（Eeupdate + 固件 + MAC 脚本）
source/网卡驱动/Intel 网卡 Win7 x86/x64 驱动
PEX_8624 压缩包PLX PEX8624 全套设计文档（Data Book、HRM、Design Checklist、RDK Gerber 等 14 份）
pcb1/pcb2 加工说明.docx板厚/板材/层数/沉金/叠层/阻抗表
外购件采购表.xlsx、sch1/sch2 采购表.xlsxCOMe 模块、硬盘及全部物料采购清单
系统框图.jpg、前面板.dwg、说明.txt系统架构、结构图纸、生产注意事项

本文所有技术数据均可在上述文件中溯源，未做任何虚构。

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